AMD Zen 6 Epyc Venice 架构提前曝光：新AI指令集+安全漏洞硬件修复，7月22日正式发布
AMD 下一代 AI 数据中心 CPU 的底牌，被自家工程师提前掀开了一角。
6月30日，AMD 软件工程师 Ben Cheatham 向 QEMU 开发邮件列表提交了一组四补丁，为即将到来的 Zen 6 Epyc "Venice" 服务器处理器添加了 CPU 模型定义。这份补丁是首个来自官方源的架构细节确认。与此同时，OpenBenchmarking 上出现的一份工程样品 lscpu 输出，与补丁描述完全吻合，在真实硅片上交叉验证了这些规格。
两者结合，让我们在 AMD 7月22-23日 Advancing AI 2026 正式发布之前，就看清了 Venice 的关键升级。
AI 推理加速：全新指令集矩阵
Venice 在 Zen 5 Turin 的基础上新增了一组面向 AI 工作负载的指令集扩展：
- AVX512 FP16：半精度浮点运算。FP16 是当前 AI 训练和推理的主流精度，原生硬件支持意味着更少的精度转换开销、更高的吞吐。
- AVX-VNNI-INT8：8位整数向量神经网络指令。INT8 推理是数据中心最常用的推理精度，这条指令直接加速量化模型的推理速度。
- AVX-IFMA：大整数乘加指令，除了密码学应用，在部分 AI 运算中也有加速潜力。
- AVX512 BMM（Bit Matrix Multiply）：这是本次补丁系列中全新引入的位矩阵乘法指令，此前从未在 x86 架构中出现。位矩阵乘法在稀疏推理和某些压缩模型架构中有直接用途，可以理解为 AMD 为下一代 AI 推理场景做的"专用加速"。
这套指令集的组合拳释放了一个明确信号：Venice 不再只是"通用 CPU 顺便跑 AI"，而是在指令层面为 AI 推理做了专项优化。这与 AMD Instinct GPU 系列形成互补——CPU 侧承担推理预处理、轻量推理和调度，GPU 侧承担大规模训练和重度推理。
SRSO 硬件修复：安全不再以牺牲性能为代价
SRSO（Speculative Return Stack Overflow）是影响多代 Zen 架构的推测执行安全漏洞。攻击者可以利用 CPU 的返回地址预测器，诱导其推测执行攻击者指定地址的代码。此前 AMD 的应对方式是软件缓解——在上下文切换时刷新分支预测状态，但这会带来可测量的性能开销。
QEMU 补丁中明确设置了 SRSO_NO 标志，表示 Venice 核心不受 SRSO 影响。OpenBenchmarking 的工程样品独立确认了这一点，lscpu 输出中明确标注 "Spec rstack overflow: Not affected"。
这意味着 Venice 在硅片层面直接关闭了这一攻击路径，不再依赖软件补丁。对于 AI 数据中心来说，这是安全与性能的双赢：既消除了漏洞风险，又免去了安全缓解措施带来的性能损耗。
补丁还引入了 ERAPS（Enhanced Return Address Prediction Security）机制，通过 RAPSIZE 参数控制每个虚拟机的返回地址历史追踪深度，从架构层面管理预测器的安全边界。
缓存配置：稳中求进
Venice 的缓存层级与 Zen 5 Turin 保持一致：
- L1 数据缓存：48 KB，12路组相联
- L1 指令缓存：32 KB，8路组相联
- L2 缓存：1 MB/核心，16路组相联，inclusive
- L3 缓存：64 MB/CCD，16路组相联
缓存未变并不意外。Zen 架构的代际升级通常在核心微架构和指令集上做增量，缓存配置往往在多代之间保持稳定。真正的新变量是前述指令集和安全修复。
一周后正式揭晓
AMD CTO Mark Papermaster 已确认，Epyc Venice 将在7月22-23日于旧金山举办的 Advancing AI 2026 活动上正式发布。届时完整的规格、定价和供货信息预计将一并公布。
Venice 是 AMD AI 数据中心版图的关键拼图。它将与 AMD Instinct MI400 系列 GPU 搭配，构成下一代 AI 训练和推理平台。新增的 AI 加速指令集、硬件级安全修复，加上 AMD 在开放生态和性价比上的一贯策略，让 Venice 有望在与英伟达 Grace/Blackwell 平台的竞争中拿到更多份额。
基于多家媒体转述整理。信息来源为 QEMU 开发邮件列表补丁、OpenBenchmarking 工程样品数据及 AMD 官方活动页面。